基于先进CMOS工艺系列锁相环(PLL)硬IP开发
汪国林
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锁相环(Phase-LockedLoop,PLL)作为提供时钟和频率基准的关键模块,是用做视频采集、高速数据传输、数字信号处理、无线通讯等领域高性能SoC和FPGA芯片的关键知识产权(IntellectualProperty,IP)核。随着通信系统和大规模数字信号处理技术的发展,对高性能锁相环的需求量越来越大。
国内对锁相环路电路特别是其IP核技术研宄较为落后,目前有能力提供锁相环IP核的单位主要集中在中芯国际、上海宏利、华虹NEC等工艺线厂商与极少数的几家第三方IP提供商。工艺线厂商的IP核性能指标一般都无法满足超高速低抖动的要求,而第三方IP提供商的高性能PLL硬IP价格又非常昂贵。北京大学微电子学院研宄和开发的基于先进CMOS工艺系列锁相环(PLL)硬IP具有很好的市场前景。